什麼是 2.5D 封裝？一次看懂先進封裝技術的關鍵演進

什麼是 2.5D 封裝技術？

2.5D 封裝是一種介於傳統 2D 封裝與先進 3D 封裝之間的封裝架構。傳統 2D 封裝是將單一晶片封裝於基板上，訊號需透過 PCB 傳輸，效率有限；而 3D 封裝則是將多顆晶片垂直堆疊在一起，以縮短訊號距離並提高整體效能，但也面臨散熱與良率等困難。

2.5D 封裝則採取折衷方式，它透過一個中介層（Interposer），將多顆功能不同的晶粒（Die）水平放置並整合，再利用矽穿孔（TSV, Through-Silicon Vias）或再分佈層（RDL, Redistribution Layer）實現高速互連。這種架構既保留了模組化設計的彈性，又兼顧效能與熱管理，是目前半導體產業邁向異質整合（Heterogeneous Integration）的重要一步。

這項技術特別適合處理器與記憶體之間需要大頻寬互連的場景，例如高效能運算（HPC）與人工智慧（AI）應用。由於資料吞吐量成為運算瓶頸，2.5D 封裝所提供的高速互連能力成為解決方案之一。此外，它也為 chiplet（小晶粒）架構鋪路，讓未來多晶片模組更具彈性與效能優勢。2.5D 封裝還可提升封裝密度與系統級封裝（SiP）的整合效率，尤其在封裝面積受限或需整合多種異質元件的設計中，展現高度可擴展性。

為什麼叫做「2.5D」？

「2.5D」這個術語並非來自國際標準組織的正式分類，而是產業界為了描述一種介於 2D 和 3D 封裝之間的新型態整合架構而創造的通俗名稱。傳統的 2D 封裝是將晶粒封裝在基板上，各晶粒間透過 PCB 層進行訊號傳輸；而 3D 封裝則是將晶粒垂直堆疊、以矽穿孔實現內部互連。

2.5D 封裝則是一種中間路線，晶粒並未垂直堆疊，而是水平排列在一塊矽中介層（Interposer）上。這塊中介層內部具備高密度佈線與矽穿孔（TSV），能有效連接彼此，提供近乎 3D 封裝等級的通訊效率，卻大幅簡化製程與散熱設計。

這種架構同時保留封裝彈性與效能提升潛力，特別適合用於異質整合場景。透過 2.5D 封裝，設計者可以在單一模組中整合來自不同製程節點、不同功能模組的晶粒，並快速實現高頻寬、低延遲的系統級效能設計。

2.5D 封裝的技術架構與材料組成

2.5D 封裝的核心由多層技術組成，包括矽中介層（Silicon Interposer）、矽穿孔（TSV, Through-Silicon Vias）、再分佈層（RDL, Redistribution Layer）、高密度封裝基板與熱管理機構。

中介層通常使用矽材料，其與晶粒的熱膨脹係數相近，能有效降低封裝過程中的熱應力。這塊中介層不僅支援密集佈線，還能透過嵌入式金屬層與 TSV 形成高速互連通道，實現高頻寬、低延遲的資料傳輸。

TSV 技術則是 2.5D 封裝的互連命脈，負責打通晶粒與基板之間的垂直通道。當微凸塊（micro-bump）與錫球接點搭配使用時，能有效實現 I/O 訊號、電力與接地連接。RDL 則讓晶粒的 I/O 腳位可以重新配置並有效配合封裝結構設計，提升設計彈性與封裝密度。

封裝基板方面，通常選用 BT 樹脂或 ABF 高密度層壓材料，不僅負責支撐外部 I/O 與主機板連接，還需兼顧 EMI 屏蔽與高頻訊號傳輸需求。部分基板甚至支援多層埋孔（via-in-pad）設計，以進一步提升通道密度與訊號完整性。

最後，針對高功耗 AI 與 HPC 晶片，2.5D 封裝也須整合先進熱管理機構，包括銅蓋、相變材料（PCM）、熱界面材料（TIM）、熱管或液冷板等，確保晶片能長時間穩定運作。這些散熱設計多半會直接與中介層上方的裸晶封裝（bare die）接觸，以降低熱阻並提升導熱效率。

應用場景：從 AI 加速器到資料中心核心

代表案例包括 AMD Instinct MI300（整合 CPU/GPU/HBM）、NVIDIA A100（搭配台積電 CoWoS 技術）與 Intel EMIB（Embedded Multi-die Interconnect Bridge，無需整片中介層即可實現高速晶粒互連）。MI300 作為全球首款整合 CPU、GPU 與 HBM 的 APU 架構，在 2023 年正式商用，為 AI 模型訓練與超級運算奠定效能基礎。NVIDIA A100 搭載 HBM2 記憶體，採用台積電 CoWoS（Chip-on-Wafer-on-Substrate）封裝技術，具備 1TB/s 級資料傳輸頻寬，成為資料中心與雲端 AI 推論平台的主力。Intel 的 Ponte Vecchio GPU 亦結合多顆 chiplet 與 EMIB，展示封裝整合創新。

未來應用預計拓展至更多高整合度與高功耗領域，例如自駕車系統單晶片（SoC）、小型 5G 基站、衛星通訊、軍用雷達與航太電子、智慧醫療影像處理與邊緣 AI 加速器等。這些應用皆受惠於 2.5D 封裝的異質整合優勢，使其從 HPC 擴展至嵌入式與終端市場，成為現代封裝設計的核心主流。

技術優勢與潛在挑戰

2.5D 封裝具備多項關鍵優勢，包括高頻寬互連能力、極低資料延遲、晶粒模組化設計的彈性，以及相對於 3D 封裝更高的量產良率。這些特性使其成為當今 AI 晶片與高效能運算模組首選的封裝方式。

不過，2.5D 也面臨幾項技術與生產挑戰。例如矽中介層的製造成本居高不下，需投入高解析度光罩與高精度蝕刻設備；封裝後的測試難度亦大增，因為多晶粒模組若其中一顆失效，將導致整體報廢，需導入晶粒預測試（KGD）與封裝後非破壞性測試機制。

此外，設計工具仍不成熟，目前的 EDA 生態尚無法完全涵蓋跨層次封裝、電源完整性、熱模擬與訊號完整性同時分析的需求，使設計週期拉長、驗證流程更加複雜。各大晶圓代工與封裝業者使用的規格也未完全統一，缺乏標準化晶粒互連規格，導致 chiplet 生態尚未全面普及。

然而，隨著 UCIe（Universal Chiplet Interconnect Express）等開放標準逐步落地、封裝設計平台（如 TSMC 3DFabric、Intel Foveros/EMIB）成熟，這些挑戰正在被快速克服。未來 2.5D 不僅是先進封裝的一環，也將成為串接不同晶片模組、生態整合與產業協作的核心關鍵。

市場趨勢：AI 晶片推升 2.5D 封裝進入高速成長期

根據 Yole Group 在 2023 年所發表的《Advanced Packaging Market Report》，全球 2.5D 封裝市場將自 2023 年的約 22 億美元成長至 2029 年達 57 億美元，年均複合成長率（CAGR）預估達 17.5%。這波高速成長趨勢受到三大主力因素推動：

第一是 AI 與高效能運算（HPC）晶片需求爆發。隨著生成式 AI 模型規模急劇增長，資料中心與訓練平台需依賴高頻寬、低延遲的封裝技術，2.5D 在整合 HBM 記憶體與 AI 加速器方面展現絕對優勢。

第二為 chiplet 架構快速普及。從 AMD Zen 架構、Intel Ponte Vecchio、至 NVIDIA Hopper，皆採用模組化 chiplet 設計，而 2.5D 正是支撐此架構的主要封裝技術平台。

第三則是 UCIe（Universal Chiplet Interconnect Express）標準逐步落地，該標準由多家業界領導廠商共同推動，包含 Intel、AMD、TSMC、Samsung 等，旨在建立一致的晶粒互連協議，促進 chiplet 的跨供應商整合。根據 UCIe 官方網站（資料來源），截至 2024 年已有超過 100 家企業加入聯盟，並釋出 UCIe 1.1 版技術標準（2023 年 10 月發布），涵蓋物理層、協議層、功率管理、封裝參數與測試定義等關鍵模組。該開放式規範由 Intel、AMD、TSMC、Samsung 等業界巨頭共同推動，為 chiplet 互連建立統一協議，並促進跨供應商晶粒整合，使 2.5D 封裝在生態系協同層面獲得突破性進展。

在這些驅動下，2.5D 封裝正在由高階 AI 晶片擴展至更多邊緣運算、車用平台、網通基礎建設等市場，正式邁入多模組、系統化整合的封裝新紀元。

2.5D，是我們走向 Chiplet 時代的第一塊拼圖

在摩爾定律走向極限的今天，2.5D 封裝不再僅是為了解決頻寬瓶頸的權宜之計，而是推動晶片設計轉型的核心技術。它讓原本侷限於單一製程、單一功能模組的 SoC 設計邏輯，解放成為彈性模組化、多廠協作、異質整合的未來晶片架構。

2.5D 封裝不僅提升效能，更打開設計自由度，讓來自不同製程節點、不同公司、不同功能的晶粒能共存於同一系統模組之中。這對 AI、HPC、5G、智慧醫療與車用運算等快速變化的市場來說，是加速產品迭代、降低開發風險的關鍵要素。

這項技術低調但關鍵，它不是晶片上的主角，卻是支撐整個晶片系統正常、高效運作的核心平台。未來隨著 chiplet 標準成熟與 UCIe 生態壯大，2.5D 封裝將扮演關鍵橋梁，串連設計自由與量產現實，開啟真正模組化與生態協作的晶片新紀元。