CoWoS 製程解析：AI 時代的先進封裝關鍵技術
- Amiee
- 4月16日
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已更新：4月17日
隨著人工智慧（AI）、高效能運算（HPC）、自駕車與資料中心等應用快速成長，傳統半導體封裝方式已難以支撐日益增長的運算與頻寬需求；台積電（TSMC）所推出的 CoWoS（Chip-on-Wafer-on-Substrate）技術，正是在此背景下誕生的解方，成為推動未來晶片整合趨勢的重要里程碑。
本篇文章將深入解析 CoWoS 技術的架構、應用、發展歷程與未來趨勢，讓你一次掌握這項引領 AI 與晶片產業邁向新世代的核心封裝技術。
什麼是 CoWoS？
CoWoS，全名為 Chip-on-Wafer-on-Substrate，是台積電（TSMC）推出的先進封裝技術，屬於 2.5D 封裝架構，不同於傳統將所有功能整合於單一晶片的做法，CoWoS 採用異質整合（Heterogeneous Integration）方式，將來自不同製程或功能模組的晶片（如 SoC、GPU、AI 加速器、HBM 記憶體等）透過先進封裝整合於單一系統中。
其製程關鍵在於矽中介層（Silicon Interposer），此層具備高密度的金屬互連與矽穿孔（TSV, Through-Silicon Via），可在晶片間提供超高速的資料傳輸能力。晶片在中介層上完成組裝後，再與基板結合，形成完整的多晶片封裝（Multi-Chip Module, MCM）。
此技術大幅縮短晶片間的連接距離，顯著提升訊號傳輸速度與穩定性，降低延遲與功耗，同時強化散熱效率，對於需要大量即時資料處理的 AI、HPC（高效能運算）、雲端資料中心等應用尤為關鍵。
CoWoS 的發展背景
隨著半導體製程微縮逐步逼近物理與經濟瓶頸，傳統依賴摩爾定律推進效能的方式正遭遇挑戰，當晶片無法再單純透過提升晶體管密度來滿足高效能需求時，業界開始尋求「系統級封裝（System-level Packaging）」與「異質整合（Heterogeneous Integration）」等技術來突破限制。
CoWoS（Chip-on-Wafer-on-Substrate）技術正是在此趨勢下應運而生的解決方案，它透過將邏輯晶片與記憶體等元件整合於矽中介層之上，實現高頻寬、低功耗的資料傳輸架構，台積電自 2012 年起即推動 CoWoS 技術，並於後續推出如 CoWoS-S（Silicon Interposer）、CoWoS-R（RDL Interposer）與 CoWoS-L（Local Silicon Interconnect）等不同版本，以因應不同應用場景的整合需求。
在高效能運算（HPC）、人工智慧（AI）訓練與推論、5G 與網路晶片等領域，CoWoS 所帶來的高整合度與高頻寬優勢已逐漸成為推動新一代晶片平台不可或缺的一環。
CoWoS 核心技術架構解析
矽中介層（Silicon Interposer）
矽中介層（Silicon Interposer）是 CoWoS 技術的關鍵組件，其主要功能是在多顆晶片之間建立高速且穩定的互連。它採用高密度金屬配線技術與矽穿孔（TSV, Through-Silicon Via），可實現極短距離、高頻寬、低延遲的訊號傳輸，特別適合應用於邏輯晶片與 HBM（High Bandwidth Memory）之間的連接。
依據公開資料，CoWoS 的矽中介層面積可達約 3.3 倍光罩尺寸（reticle size），這使得單一中介層上可同時整合多個大型邏輯晶片與最多 8 顆 HBM 堆疊，有效支援高效能運算（HPC）與 AI 應用的頻寬與容量需求。此外，中介層的高整合度也有助於降低模組體積、提升散熱效率與電氣性能，是推動 2.5D 封裝主流化的重要里程碑。
再分佈層（Redistribution Layer, RDL）
RDL（Redistribution Layer）技術是一種關鍵封裝工藝，可將晶片原始的輸入/輸出（I/O）重新導引至特定的封裝接觸點，進而實現更靈活與高密度的電氣連接架構，此技術主要利用多層金屬與介電材料堆疊而成，讓封裝設計能夠突破晶片腳位配置的限制，進一步優化整體系統整合效率。
在 CoWoS 的延伸技術如 CoWoS-R（RDL Interposer）與 CoWoS-L（Local Silicon Interconnect）中，RDL 技術扮演關鍵角色，CoWoS-R 採用有機基板結合 RDL 技術構成類似中介層的互連平台，取代傳統矽中介層，降低成本並提升良率；而 CoWoS-L 則結合局部矽互連與 RDL 技術，以模組化方式擴展可整合的晶片尺寸與配置，支援高達 12 顆 HBM 記憶體的堆疊應用，這些創新設計使 RDL 成為支撐下一世代高頻寬、高整合封裝方案的核心要素之一。
晶片堆疊與封裝
CoWoS 技術支援多晶片（Chiplet）與記憶體的堆疊封裝，是實現異質整合（Heterogeneous Integration）的重要手段之一。透過將邏輯晶片（如 CPU、GPU、AI 加速器）與高頻寬記憶體（HBM）同時整合在矽中介層之上，系統設計者可根據應用需求靈活配置不同功能與製程節點的晶片。
這種封裝方式不僅提升模組整體的封裝密度，還可大幅縮短邏輯晶片與記憶體之間的資料傳輸距離，減少延遲並降低能耗。CoWoS 技術支援多種堆疊組合形式，例如單一大型邏輯晶片搭配 4 至 8 顆 HBM、或多個中型晶片（Chiplet）搭配 HBM 進行整合，並透過 TSV（矽穿孔）與中介層再分佈層提供高速互連。
在具體應用上，例如 NVIDIA 的 AI 加速器系列就採用 CoWoS 技術進行封裝，將運算晶片與 HBM2e 或 HBM3 記憶體緊密配置，支援龐大資料吞吐量，是目前高效能運算平台的主流封裝方案之一。
CoWoS 製程介紹
CoWoS（Chip-on-Wafer-on-Substrate）製程是一種先進的 2.5D 封裝工藝，結合多項高階製程步驟，目的是將多顆裸晶（Die）精準地整合於一片矽中介層（Interposer）上，並最終封裝於基板上（Substrate）形成完整模組。
整體流程分為三大主要階段：晶片堆疊、中介層對接與基板封裝。
晶片準備與鍵合（Die Preparation & Bonding）
將經過前段製程與功能測試（known good die, KGD）篩選合格的裸晶，進行表面清潔、預鍍與黏附層準備，晶片表面需具備良好的微凸點（Micro-bumps）結構，這些微小的錫凸點通常直徑僅數十微米，用於與矽中介層上的金屬焊墊進行物理與電氣連接。
接著進行精密對位與鍵合（Die-to-Interposer Bonding）程序，透過高精度對準平台將多顆裸晶貼合至矽中介層預定位置，過程中需嚴格控制溫度、壓力與時間，以避免凸點氧化或鍵合失敗，此階段的品質會直接影響最終模組的電性一致性與可靠性，因此製程良率控制極為關鍵。
中介層加工與組裝（Interposer Assembly）
中介層的加工階段是整體 CoWoS 封裝製程中的核心技術之一，首先，在矽中介層上製作再分佈層（RDL），這是一組由金屬導線與絕緣材料交錯堆疊的結構，可將來自各晶片的輸入輸出訊號引導至適當的位置。RDL 的線寬與線距（Line/Space）需達到極高精度，以滿足高速訊號完整性要求。
接著是 TSV（Through-Silicon Via）製程，這些微小的垂直導通孔由矽蝕刻與金屬填充所構成，用於將來自晶片表面的訊號穿越整塊中介層並連通至下方的封裝基板，TSV 的排列密度與尺寸需根據應用需求量身設計，確保頻寬、延遲與熱擴散之間的最佳平衡。
在裸晶貼裝至中介層之後，會進行微凸點再流（Reflow）與金屬層連接強化，接著進行初步電性與互連測試，驗證晶片間的傳輸是否正常，並篩除鍵合不良的模組，為後續封裝與成品測試建立良好基礎。
基板封裝與模組完成（Substrate Bonding & Final Assembly）
最後階段為基板封裝與模組完成，首先將中介層上已貼裝的多顆晶片結構以焊球（Solder Balls）方式與有機封裝基板（Organic Substrate）進行連接。這些焊球需經由精密回焊（Reflow）程序完成機械固定與電氣導通。
焊接完成後，會在晶片與中介層或基板之間灌入樹脂（Underfill）進行補強，目的是增強整體結構的熱機械穩定性，減少在長時間操作下因溫度循環所產生的熱應力。
隨後進行熱擴散與封裝表面保護處理，例如加入金屬熱擴散蓋（Heat Spreader）或封裝蓋板（Lid），以協助散熱與提升產品可靠度。整個模組完成後，還需進行多項終端測試（Final Test），包含電性量測、互連完整性驗證與熱循環壽命測試，以確保封裝模組在實際應用環境中具備穩定性與一致性，最終形成可用於 AI、高效能運算、5G 基礎建設等領域的完整先進封裝元件。
此封裝流程結合先進的微組裝、材料工程與測試技術，具有高頻寬、高良率與可擴展性等特點，並可根據需求擴充至 CoWoS-S、CoWoS-R 或 CoWoS-L 等封裝變種。
CoWoS 的產業應用實例
人工智慧（AI）與機器學習（ML）
高頻寬、低延遲的資料傳輸能力，使 CoWoS 成為 AI 加速器的理想封裝技術之一。根據公開資料，NVIDIA 的 Hopper 架構加速器 H100 採用 CoWoS-S 技術，搭配高達 6 顆 HBM3 記憶體堆疊，實現超過 3 TB/s 的記憶體頻寬，有效支援大型語言模型與深度學習訓練需求。而最新的 Blackwell 架構（如 B100、GB200）則轉向採用 CoWoS-L 封裝，整合多個大型邏輯裸晶與最高 12 顆 HBM3E 記憶體，具備更強的擴充性與散熱設計。這些實際採用案例顯示 CoWoS 技術已在高階 AI 晶片市場中取得關鍵地位。
高效能運算（HPC）
在超級電腦與資料中心中，CoWoS 技術被廣泛應用於整合多顆高效能處理器與高頻寬記憶體（如 HBM）以支援龐大資料吞吐與快速運算。其高密度互連架構與低延遲通訊能力，使其特別適合應用於天氣模擬、量子模擬、氣象運算、生物資訊、國防模擬與大型人工智慧模型推論等需要高速資料存取與並行處理的場景。
根據台積電與客戶案例，例如美國能源部 ORNL（Oak Ridge National Laboratory）所建構的超級電腦系統 Frontier，即透過結合多顆晶片的加速器架構搭配高頻寬封裝設計來達成每秒百億億次的浮點運算（ExaFLOPS）級效能目標。CoWoS 封裝技術能有效將邏輯晶片與 HBM3 記憶體緊密結合，在保持效能的同時，降低功耗與提升封裝密度，是目前高效能運算平台的核心封裝解決方案之一。
網路與通訊設備
CoWoS-R 技術（RDL-based CoWoS）以其成本效益、較高的良率與結構彈性，特別適合應用於頻寬需求高但封裝尺寸與成本受限的系統級晶片（SoC）平台，例如，在網路交換器、資通訊設備（如路由器、基地台）或高階乙太網路處理器等應用中，CoWoS-R 可透過聚合式再分佈層（RDL Interposer）整合多顆功能晶片與記憶體模組，提供類似矽中介層的互連效果。
不同於傳統 CoWoS-S 採用大面積矽中介層，CoWoS-R 利用聚合材料（如有機樹脂）搭配精細導線製程實現互連層結構，能在降低材料與製程成本的同時維持相對不錯的訊號完整性與機械可靠度；因此，在非 AI/HPC 應用但對高速資料交換有需求的領域中，CoWoS-R 是一種兼顧效能與經濟性的中階先進封裝解決方案。
CoWoS 技術的未來展望
隨著 AI 與 HPC 應用的快速發展，對於先進封裝技術的需求日益增加。台積電持續擴展 CoWoS 技術的研發與產能，未來預計將支援面積更大、超越 3.3 倍光罩尺寸的中介層，並配合更高堆疊數的 HBM（例如 HBM4 與 HBM4E），以滿足 2025 年後對於 AI 模型訓練、大規模推論與記憶體頻寬的極致需求。
在封裝路線圖方面，CoWoS-L 的推出代表一種模組化、擴充性強的發展趨勢，透過多個 Local Silicon Interconnects（LSI）與 RDL 區塊整合，減少整體中介層尺寸限制對良率與成本的影響。業界預期，未來幾年內 CoWoS-L 將進一步發展為支援 12 顆以上 HBM4 堆疊的高頻寬模組，並導入更多類似「橋接中介層」（Bridge Interposer）與「主動中介層」（Active Interposer）等混合架構。
此外，先進封裝與封裝級系統（System-in-Package, SiP）的整合性將持續提升，CoWoS 未來有機會搭配 chiplet 設計進行邏輯與記憶體以外元件（如 PHY、SerDes、AI NPU）的一體化封裝，進一步提升系統層級效能密度。隨著晶片製程與功耗管理面臨瓶頸，封裝技術將不再只是支援角色，而是成為決定平台競爭力的關鍵技術核心之一。
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未來想像：CoWoS，讓晶片「疊」出新高度
CoWoS 作為先進封裝技術的代表，不僅已穩坐 AI 與 HPC 發展的推進器，更成功建立起晶片整合的新典範。其高頻寬、低延遲與高度彈性的架構，使其能靈活應對多元的系統需求，從資料中心到超級電腦，皆能見其身影。
更重要的是，CoWoS 技術的發展不再僅僅是封裝層面的優化，而是與系統設計與應用效能緊密綁定，成為系統架構設計初期的關鍵考量，從矽中介層擴張、HBM 堆疊演進、再到模組化互連的策略變革，每一項創新都讓我們看見先進封裝的未來輪廓。
未來，CoWoS 不只是「把晶片疊得更高」這麼簡單，它更像是為整體系統架起一座智慧高速公路，讓數據奔馳得更快、更穩、更節能。而說不定某天，當你手中的 AI 模型突然聰明過頭，也別忘了——可能就是封裝裡那顆小小的 CoWoS，偷偷幫你開了一條捷徑。
